JK Flip Flop dan D Flip Flop
3. Video Praktikum [kembali]
4. Analisa [kembali]
1. 1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?
Jika B0 dan B1 diberi logika 0 dimana
tersambung ke Set dan Reset pada D type flip-flop dan jk flip flop maka akan
menghasilkan output Q dan Q’ (Q not) menjadi berlogika 1, dan ini merupakan hal
yang dilarang karena Q dan Q’ bernilai sama. Hal ini terjadi karena Set dan
Reset yang dipakai adalah aktif rendah sehingga saat nilai rendah maka kedua
nilai akan High “1”
2. Bagaimana
jika B3 diputuskan/tidak dibubungkan pada rangkaian apa yang terjadi pada rangkaian?
Jika B3 yang terhubung pada clock JK
flip-flop diputus atau (undefined/X) maka nilai dari Q dan Q’ pada JK flip-flop
tergantung pada nilai Set dan Reset, karena aktif rendah jika set 0 dan reset 1
maka Q = 1 dan Q’ = 0 dan sebaliknya jika Set = 1 dan Reset = 0 maka Q = 0 dan
Q’ = 1. Jika nilai J dan K diubah maka akan mempertahankan keadaan
sebelumnya(hold)
3. Jelaskan
apa yang dimaksud kondisi toggle, kondisi not change, dan kondisi terlarang
pada flip flop!
a. Kondisi
toggle adalah kondisi saat nilai Set dan Reset 1 dan nilai J dan K adalah 1
saat diclock kan maka nilai Q dan Q’ akan sama dengan Q’ dan Q dengan kata lain
akan membalikkan nilai Q dan Q’ sebelumnya
b. Not
change/ hold merupakan kondisi nilai tidak berubah terhadap nilai sebelumnya.
Hal ini dapat terjadi saat tidak terjadi clock (X) dan nilai J dan K sama
dengan 0
c. Kondisi
terlarang pada flip-flop terjadi saat nilai Q dan Q’ sama, karena nilai Q dan
Q’ seharusnya berlawanan, pada SR flip-flop dapat terjadi jika nilai S dan R
diberi nilai 1 dan 1
5. Link Download [kembali]
Video Percobaan
HTML
Tidak ada komentar:
Posting Komentar